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A low-noise TTL-compatible CMOS off-chip driver circuit., , , und . IBM Journal of Research and Development, 39 (1-2): 105-112 (1995)Prospective for nanowire transistors., und . CICC, Seite 1-8. IEEE, (2013)A HKMG 28nm 1GHz fully-pipelined tile-able 1MB embedded SRAM IP with 1.39mm2 per MB., , , , , , und . CICC, Seite 1-4. IEEE, (2013)Custom 6-R, 2- or 4-W multi-port register files in an ASIC SOC with a DVFS window of 0.5 V, 130 MHz to 0.96 V, 3.2 GHz in a 28-nm HKMG CMOS technology., , , , , , , , und . CICC, Seite 1-3. IEEE, (2015)Low-Power Design Approach of 11FO4 256-Kbyte Embedded SRAM for the Synergistic Processor Element of a Cell Processor., , , , , , , , und . IEEE Micro, 25 (5): 30-38 (2005)Power-Conscious Design of the Cell Processor's Synergistic Processor Element., , , , und . IEEE Micro, 25 (5): 10-18 (2005)Design methodology for a 1.0 GHz microprocessor., , , , , , , , , und 5 andere Autor(en). ICCD, Seite 17-23. (1998)Custom circuit design as a driver of microprocessor performance., , , , , , und . IBM Journal of Research and Development, 44 (6): 799-822 (2000)A 64Kb - 32 DRAM for graphics applications., , , und . IBM Journal of Research and Development, 39 (1-2): 43-50 (1995)"Timing closure by design, " a high frequency microprocessor design methodology., , , , , , , , , und 7 andere Autor(en). DAC, Seite 712-717. ACM, (2000)