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Reducing Test Power During Test Using Programmable Scan Chain Disable., und . DELTA, Seite 159-166. IEEE Computer Society, (2002)Synthesis of Low-Cost Parity-Based Partially Self-Checking Circuits., , , und . IOLTS, Seite 35-. IEEE Computer Society, (2003)A methodology for automated insertion of concurrent error detection hardware in synthesizable Verilog RTL., , und . ISCAS (1), Seite 577-580. IEEE, (2002)Relating entropy theory to test data compression., und . European Test Symposium, Seite 94-99. IEEE Computer Society, (2004)Scan-Based BIST Diagnosis Using an Embedded Processor., und . DFT, Seite 209-216. IEEE Computer Society, (2003)Partial Error Masking to Reduce Soft Error Failure Rate in Logic Circuits., und . DFT, Seite 433-. IEEE Computer Society, (2003)Logic synthesis of multilevel circuits with concurrent error detection., und . IEEE Trans. on CAD of Integrated Circuits and Systems, 16 (7): 783-789 (1997)Circular BIST with state skipping.. IEEE Trans. VLSI Syst., 10 (5): 668-672 (2002)Guest Editorial., , und . J. Electronic Testing, 24 (1-3): 9-10 (2008)Synthesis of Circuits with Low-Cost Concurrent Error Detection Based on Bose-Lin Codes., und . J. Electronic Testing, 15 (1-2): 145-155 (1999)