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A Gate-Delay Model for high-Speed CMOS Circuits., , , und . DAC, Seite 576-580. ACM Press, (1994)Clustering and Load Balancing for Buffered Clock Tree Synthesis., , , , und . ICCD, Seite 217-223. IEEE Computer Society, (1997)Moment-sensitivity-based wire sizing for skew reduction in on-chip clock nets., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 16 (2): 210-215 (1997)Variability modeling and variability-aware design in deep submicron integrated circuits., , und . ACM Great Lakes Symposium on VLSI, Seite 1. ACM, (2005)A "true" electrical cell model for timing, noise, and power grid verification., , und . DAC, Seite 462-467. ACM, (2008)A multi-port current source model for multiple-input switching effects in CMOS library cells., , , , und . DAC, Seite 247-252. ACM, (2006)Reliable Non-Zero Skew Clock Trees Using Wire Width Optimization., , und . DAC, Seite 165-170. ACM Press, (1993)Spec-Based Repeater Insertion and Wire Sizing for On-chip Interconnect., und . VLSI Design, Seite 476-. IEEE Computer Society, (1999)Performance computation for precharacterized CMOS gates with RC loads., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 15 (5): 544-553 (1996)Session details: Keynote.. ISPD, ACM, (2019)