%0 Generic %1 Dietze.2022 %A Dietze, Roland %B Forschungsarbeit %D 2022 %K FA int %N 1121 %T Entwurf eines sukzessiven Approximationsregisters in einer 22nm CMOS Technologie %X Zusammenfassung Im ersten Abschnitt dieser Arbeit werden sechs aktuelle Flip-Flop-Architekturen herausgesucht und durch Anpassung der Transistordimensionierungen in Bezug auf minimale Latenzzeiten optimiert. Anschließend werden alle Transistoren mit Setz- und Rücksetzfunktionen versehen, Simulationen zu Latenzzeiten und der Energieaufnahme durchgeführt und anschließend die Setupzeit gesetzt, um einen Vergleich zwischen den Flip-Flop-Topologien zu erhalten. Im zweiten Abschnitt werden zwei SAR-Varianten unter Verwendung der Flip-Flop-Topologien mit den geringsten Latenzzeiten entworfen. Beide Registervarianten werden basierend auf dem klassischem Algorithmus ausgelegt und optimiert. Final werden die beiden Registervarianten in Bezug auf maximale Taktgeschwindigkeiten, den Energieverbrauch und die aktive Transistorfl äche verglichen, um ein Fazit über die Implementierbarkeit in einem SAR-ADC zu ziehen. Abstract The goal of this research thesis is to give an estimate about the maximal clock-frequency reachable with an SAR using the classical approach. Therefore, six flip-flop architectures were selected and compared with respect to their latency, energy consumption and transistor area. During this flip-flop comparison every flip-flop architecture was optimized regarding a minimal latency variing the respective transitor-dimensions. After this step, a set and reset functionality has been implemented in all architectures to prepare the flip-flops for an implementation into an SAR. Following the transistor comparison, the two architectures reaching the minimum latency were chosen for an implementation into two SAR-architectures. Therefore, two SARs were designed based on the classical approach using these two flip-flop architectures. After optimizing both SARs a comparison was given to estimate the overall usability of these registers concerning their energy consumption various timing parameters and their transistor area used. Finally an estimate about the maximal clocking speed of a SAR using the classical approach was given for further research on this topic.

@misc{Dietze.2022, abstract = {Zusammenfassung Im ersten Abschnitt dieser Arbeit werden sechs aktuelle Flip-Flop-Architekturen herausgesucht und durch Anpassung der Transistordimensionierungen in Bezug auf minimale Latenzzeiten optimiert. Anschlie{\ss}end werden alle Transistoren mit Setz- und R{\"u}cksetzfunktionen versehen, Simulationen zu Latenzzeiten und der Energieaufnahme durchgef{\"u}hrt und anschlie{\ss}end die Setupzeit gesetzt, um einen Vergleich zwischen den Flip-Flop-Topologien zu erhalten. Im zweiten Abschnitt werden zwei SAR-Varianten unter Verwendung der Flip-Flop-Topologien mit den geringsten Latenzzeiten entworfen. Beide Registervarianten werden basierend auf dem klassischem Algorithmus ausgelegt und optimiert. Final werden die beiden Registervarianten in Bezug auf maximale Taktgeschwindigkeiten, den Energieverbrauch und die aktive Transistorfl {\"a}che verglichen, um ein Fazit {\"u}ber die Implementierbarkeit in einem SAR-ADC zu ziehen. Abstract The goal of this research thesis is to give an estimate about the maximal clock-frequency reachable with an SAR using the classical approach. Therefore, six flip-flop architectures were selected and compared with respect to their latency, energy consumption and transistor area. During this flip-flop comparison every flip-flop architecture was optimized regarding a minimal latency variing the respective transitor-dimensions. After this step, a set and reset functionality has been implemented in all architectures to prepare the flip-flops for an implementation into an SAR. Following the transistor comparison, the two architectures reaching the minimum latency were chosen for an implementation into two SAR-architectures. Therefore, two SARs were designed based on the classical approach using these two flip-flop architectures. After optimizing both SARs a comparison was given to estimate the overall usability of these registers concerning their energy consumption various timing parameters and their transistor area used. Finally an estimate about the maximal clocking speed of a SAR using the classical approach was given for further research on this topic.}, added-at = {2023-02-15T14:03:07.000+0100}, author = {Dietze, Roland}, biburl = {https://puma.ub.uni-stuttgart.de/bibtex/2941239b3075351495bd648b615683e8c/wolfgangvogel}, interhash = {cd617825d631509f138659a970a7b496}, intrahash = {941239b3075351495bd648b615683e8c}, keywords = {FA int}, number = 1121, series = {Forschungsarbeit}, timestamp = {2023-02-15T13:03:57.000+0100}, title = {Entwurf eines sukzessiven Approximationsregisters in einer 22nm CMOS Technologie}, year = 2022 }