Abstract
Diese Masterarbeit beschäftigt sich mit der Optimierung eines ADC-Frontends für einen 400 Gbit/s-Empfänger. Ziel der Arbeit ist es, die Abtastrate der Abtastschaltung von 32 GS/s auf 64 GS/s zu erhöhen. Durch Simulationen mit einem idealen Takt wurde der Takttreiber als Schlüsselkomponente ausgemacht. Recherchen haben ergeben, dass eine Topologie basierend auf Cherry Hooper Verstärkern eine höhere Bandbreite ermöglicht als eine basierend auf einfachen differentiellen Verstärkern. Da es sich um analoge Signale handelt, kommen die Hochgeschwindigkeits-Bipolartransistoren der 130nm BiCMOS-Technologie von Infineon zum Einsatz. Die Versorgungsspannung beträgt 4,85 V. Der neue Takttreiber ist mit Cadence Virtuoso entworfen, simuliert und ausgewertet. Das Ergebnis ist ein entworfener Takttreiber mit Cherry Hooper Verstärkern. Damit erreicht die Abtastschaltung eine Abtastrate von 64 GS/s. Bei einer Signalfrequenz von 3 GHz wird ein störungsfreier Dynamikbereich (SFDR) von 63 dB und eine effektive Auflösung (ENOB) von 8 Bit erreicht.
This master thesis covers with the optimization of an ADC frontend for a 400 Gbit/s receiver. The goal of the thesis is to increase the sampling rate of the sampling circuit from 32 GS/s to 64 GS/s. Simulations with an ideal clock identified the
clock driver as a key component. Research has shown that a topology based on Cherry Hooper amplifiers allows a higher bandwidth than the one based on differential amplifiers. Since the signals are analog, the high-speed bipolar transistors
of the 130nm BiCMOS technology from Infineon are used. The supply voltage is 4.85 V. The new clock driver is designed, simulated, and evaluated with Cadence Virtuoso. The result is a clock driver with Cherry Hooper amplifiers. The
sampling circuit thus achieves a sampling rate of 64 GS/s. At 3 GHz signal frequency, a spurious-free dynamic range (SFDR) of 63 dB and an effective number of bits (ENOB) of 8 bit is achieved.
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