Abstract
There will be three devices with Internet capability for each person on the planet by 2016. Compared to 2011, this is an increase by a factor of three. To satisfy the increasing demand for bandwidth in the future, the data transmission rates in the present mobile, local, metropolitan and wide area networks must be increased. In order to increase the data rate in the installed 10 Gbit/s fiber optical networks, the fiber dispersion must be compensated by an electronic equaliser, such as a Viterbi equaliser. This equaliser requires an ADC with a nominal resolution of 3 bit and a sampling rate of 40 GS/s. In this work, a prototype of this ADC is designed in a 65 nm low power CMOS technology. The architecture of the ADC is a fourfold time-interleaved flash ADC, therefore each channel operates at a quarter of the sampling rate of the complete ADC. Four sample and hold circuits are parallel connected to realise the time-interleaving and the appropriate clock signals are generated by a four-phase clock divider. A differential real-time interface provides the digital output data of each sub-ADC, which results in an interface with 4x3x10 Gbit/s. An FPGA-based measurement system is developed in order to facilitate the characterization of the ADC. A Virtex4 FPGA-board is used, which provides up to 20 high-speed interfaces with a data rate of 6.5 Gbit/s each. This enabled a characterisation of the ADC up to a sampling rate of about 26 GS/s. The feasibility of a hybrid ADC is investigated with the intention of achieving very high sampling rates. The idea is to combine an analogue demultiplexer in indium phosphide technology with two CMOS ADCs to achieve twice the sampling rate of a single ADC and a larger bandwidth, while retaining the effective resolution of the single ADCs. In order to keep the costs of an optical receiver with a hybrid ADC low, it is also investigated whether integration of the demultiplexer and a transimpedance amplifier is feasible. Therefore, a suitable TIA chip is developed for this purpose.
Die Anzahl der Internet-fähigen Geräte wird 2016 voraussichtlich dem Dreifachen der Weltbevölkerung entsprechen. Dies entspricht, im Vergleich zu 2011, einer Steigerung um den Faktor drei. Um dem steigenden Bedarf an Bandbreite auch in Zukunft gerecht zu werden, müssen die Datenübertragungsraten in den bestehenden Mobil-, Lokal-, Regional- und Weitverkehrsnetzen erhöht werden. Um die Datenrate in den bestehenden optischen Weitverkehrsnetzen von 10 Gbit/s auf 40 Gbit/s zu erhöhen, muss die Dispersion in den Fasern durch einen elektronischen Entzerrer, wie beispielsweise den Viterbi-Entzerrer ausgeglichen werden. Dieser Entzerrer benötigt einen Analog/Digital-Wandler (ADC) mit einer nominellen Auflösung von 3 bit und einer Abtastrate von 40 GS/s. In dieser Arbeit wird ein Prototyp dieses ADCs in einer 65 nm CMOS Technologie entwickelt. Die Architektur des ADCs besteht aus vier zeitverschachtelten Direktwandlern (engl. Flash ADC). Jeder Wandler arbeitet mit einem Viertel der Abtastrate des gesamten ADCs. Vier Abtast-Halte-Schaltungen sind parallel geschaltet um diese Zeitverschachtelung zu ermöglichen. Die entsprechenden Taktsignale werden durch einen 4-Phasen-Taktteiler erzeugt. Die gewandelten Digitaldaten werden über eine differentielle Echtzeit-Schnittstelle mit 4x3x10 Gbit/s zur Verfügung gestellt. Ein FPGA-basiertes Messsystem wurde entwickelt, um die Charakterisierung des ADCs zu erleichtern. Hierzu wird ein Virtex4 FPGA-Board verwendet, welches bis zu 20 Hochgeschwindigkeitsschnittstellen mit einer Datenrate von jeweils 6,5 Gbit/s bietet. Dies ermöglicht die Charakterisierung des ADCs bis zu einer Abtastrate von etwa 26 GS/s. Um noch höhere Abtastraten zu erzielen wird im Rahmen einer Studie die Verwendung eines analogen Demultiplexers in einer schnellen Bipolartransistortechnologie untersucht. Der Demultiplexer ermöglicht es, zwei ADCs zeitverschachtelt zu betreiben. Dies hat den Vorteil, dass bei Verwendung einer sehr schnellen Bipolartransistortechnologie eine höhere Bandbreite erreicht werden kann als mit einer reinen CMOS-Lösung. InP-Transistoren haben eine mehr als doppelt so hohe Transitfrequenz als Transistoren in einer aktuellen 65 nm CMOS Technologie. Ein weiterer Vorteil bei der Verwendung der InP-Technologie ist die Möglichkeit, den Transimpedanzverstärker (TIA), der für das Verstärken des Ausgangssignals einer Photodiode nötig ist, zusammen mit dem Demultiplexer auf einen Chip zu integrieren. Ein hierfür geeigneter TIA wird ebenfalls in dieser Arbeit vorgestellt.
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